MCLK

网络释义

1.	主时钟一个外部主时钟(MCLK)通常为采样频率的256倍(即256bfs)，为PLL提供参考时钟。TAS3001支持I2C、左对齐和右对齐等串行 … gec.eccn.com
2.	主系统时钟集成的高速数字控制振荡器(DCO)可作为CPU 的主系统时钟(MCLK)源，也可作为高速外设使用的子系统时钟(SMCLK)源。根据 … blog.163.com
3.	输入时钟编码器的输入时钟（mclk）为16MHz。当写信号（wr）为低电平时，同步头选择位（cmnd）为高是怦，开始产生命令字同步字 … www.elecfans.com

4.	时基误差主时钟 ...级播放系统，其改良之多笔者尝试以点列出：新开发超低时基误差主时钟(mCLK)。 www.whaudio.com
5.	时钟信号取样时钟信号（MCLK）提供开关电流网络，而调帛时钟信号用于A/D变换过程，也作为输出的数据帧时钟，时钟源可位于芯片 … www.21ic.com
6.	主时脉(Master-clock) 概览嵌入式系统的各种周边设备 \|... ... 1. 主时脉：256个典型的位元时钟（ MCLK:bitclk） 1. 位元时脉线（ BCLK: bit clock line… www.qqread.com

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