?漏致势垒降低

在地 关 键 词 漏致势垒降低 ; 金属氧化物半导体晶体管 ; 硅锗合金 ; 应变硅 ; 阈值电压 [gap=1397]Key words DIBL; MOS; SiGe; strained Si; threshold voltage

?漏致势垒降低效应

我们模拟了漏致势垒降低效应(DIBL) : Ge=0.3，应变Si 沟道NMOS， SG时DIBL-24.4mV/V， DG时DIfiL-11.7mV/V;应变SiGe沟道 PMOS， SG时DIBL-26.8mV/V, DG时DIBL-16.8...

?感应势垒降低效应

...最小沟长，这是因为随着半导体工艺越来越先进，晶体管漏电流所带来的功耗比例越来越大，通过提高器件沟长，可以有效抑制器件短沟效应和漏致感应势垒降低效应（DIBL），从而减小器件漏电。加长沟道单元通常应用在非关键时序路径上，通过去除芯片中的冗余性能降低芯片功耗，这和多阈值电压单元是一...

?势垒降低

尤其是当漏极加上高电压时，漏感应势垒降低（Drain Induced Barrier Lowering，DIBL）现象显著地降低了栅极电场对于通道的影响，导致即使栅极在没有施加电压的情况下，源极在漏极电场的影响下依...