?锁相回路(Phase Locked Loop)
...方法,可以从RTL 设计阶段开始到最终的设计实现阶段,都提供高水平的设计能见度,,可全面加速侦错作业的进行。 工研院起初担心其客制化原型板可能无法符合思源科技ProtoLink Probe Visualizer 的接口需求,而思源科技工程师在进行几项快速测试之后,证明工研院客制化原型板上的标准 J 连接器可顺利地与执行 Probe Visualizer 软件的工作站连结。只需在原型板上新增锁相回路 (PLL),提供所需的取样时脉 (sampling clock)即可。